- Panel DL 2203C
- Panel DL 2203D
- Panel DL 2203S
- Jumper
 |
| Gambar 1.1 Module D'Lorenzo |
 |
| Gambar 1.2 Jumper |
Pada rangkaian ini, kaki R dan S memiliki sifat aktif low, artinya mereka akan aktif ketika berlogika 0 atau ketika dihubungkan ke Ground dalam simulasi menggunakan Proteus.
Pada Flip Flop ini, output akan dipengaruhi oleh inputan Set, Reset, T, dan Clock. Kita harus memperhatikan kondisi Set dan Reset terlebih dahulu. Jika inputan Set aktif, maka output Q akan menjadi 1 dan Q' akan menjadi 0. Jika inputan Reset aktif, maka output Q akan menjadi 0 dan Q' akan menjadi 1. Jika kedua inputan Set dan Reset aktif, maka output Q dan Q' akan menjadi 1.
Ketika kondisi Set dan Reset tidak aktif, input yang akan mempengaruhi output adalah inputan dari T. Namun, ini hanya berlaku jika Clock dalam keadaan aktif low atau berlogika 1 (switch dari 0 ke 1). Jika R=0, S=1, T=Don't care, dan Clock=Don't care, maka output yang dihasilkan adalah Q=0 dan Q'=1. Hal ini disebabkan karena kaki Reset aktif karena berlogika nol, sehingga output Q=0 dan Q'=1.
Jika R=1, S=0, T=Don't care, dan Clock=Don't care, maka output yang dihasilkan adalah Q=1 dan Q'=0. Hal ini disebabkan karena kaki Set aktif karena berlogika nol, sehingga output Q=1 dan Q'=0.
Jika R=0, S=0, T=Don't care, dan Clock=Don't care, maka output yang dihasilkan adalah Q=1 dan Q'=1. Hal ini disebabkan karena kaki Set dan Reset aktif karena berlogika nol, sehingga output Q=1 dan Q'=1.
Jika R=1, S=1, T=1, dan Clock dalam kondisi aktif low (switch dari 0 ke 1 secara terus-menerus), maka output yang dihasilkan adalah toggle antara Q dan Q'. Dimulai dari Q bernilai 1 (LED menyala) dan Q'=0 (lampu mati), mereka akan terus bergantian. Hal ini dipengaruhi oleh Clock yang aktif ketika berlogika 1. Saat Clock aktif, nilai input J menjadi 1 yang menyebabkan output Q=0 dan Q'=1, dan terus bergantian selama Clock aktif.
1. Analisa apa yang terjadi saat B2 dan Input J dan K dihubungkan ke Clock ,Gambarkan Timing Diagramnya!
Jawab :
jadi disini kondisinya adalah menghubungkan B2 dan input J-K ke clock dengan frekuensi yang sama maka B2 dan J-K akan berlogika sama, karena CLK bersifat active low maka ini berlawanan dengan input J-K sehingga pasti akan ada yang tidak aktif dari keduanya, jika J-K aktif maka CLK tidak akan bisa mempengaruhi output Q dan Q' sehingga dalam kondisi ini output yang didapat adalah Q = 0 dan Q' = 1 dan tidak akan berubah sedikitpun
Tidak ada komentar:
Posting Komentar