Laporan Akhir Modul 2 (Percobaan 1)

[Menuju Akhir]

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Simulasi

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

1. Panel DL 2203C 
2.  Panel DL 2203D 
3.  Panel DL 2203S 
4.  Jumper

Gambar 1.1 Module D'Lorenzo

Gambar 1.2 Jumper

3. Rangkaian Simulasi [Kembali]

1. IC 74S112

2. Logicprobe

3. IC 7474

4. Saklar SW-SPDT

Percobaan 1 Proteus

Percobaan 1 Modul De lorenzo

4. Prinsip Kerja Rangkaian [Kembali]

        Pada gambar rangkaian di atas, terdapat J-K flip flop dan D flip flop. J-K flip flop menggunakan IC 74LS112 dengan 5 kaki input (J, K, Set, Reset, dan Clock), sedangkan D flip flop menggunakan IC 7474 dengan 4 kaki input (Set, Reset, D, dan Clock).

Pada J-K flip flop, kita perhatikan kondisi set dan reset terlebih dahulu. Ketika input set aktif, output Q akan berlogika 1 dan Q' akan berlogika 0. Sebaliknya, ketika input reset aktif, output Q akan berlogika 0 dan Q' akan berlogika 1. Jika keduanya aktif, output Q dan Q' akan berlogika 1. Namun, jika set dan reset tidak aktif, output akan dipengaruhi oleh input J dan K. Output dari J-K flip flop akan sesuai dengan prinsip inputannya.

Untuk D flip flop, perhatikan bahwa input set dan reset bersifat aktif low, yang berarti akan aktif ketika diberi logika 0 atau dihubungkan ke ground. Jika set aktif, output Q akan bernilai 1 dan Q' akan bernilai 0. Jika reset aktif, output Q akan bernilai 0 dan Q' akan bernilai 1. Namun, jika set dan reset tidak aktif, output akan dipengaruhi oleh input D dan Clock. Clock berkondisi active high, sehingga setelah satu periode dan pulsa naik, output akan mengikuti input D. Jadi, jika D bernilai 0, output Q akan bernilai 0 dan Q' akan bernilai 1. Sebaliknya, jika D bernilai 1, output Q akan bernilai 1 dan Q' akan bernilai 0.

Kemudian untuk kondisi yang dapat diperhatikan pada J-K flip flop dengan inputan yang divariasikan saat praktikum. Jika input J dan K adalah 0-0, maka keadaan output Q dan Q' tidak akan berubah dari keadaan sebelumnya. Jika J-0, K-1, maka keadaan output Q akan bernilai 1 dan Q' akan bernilai 0. Jika J-1, K-0, maka keadaan output Q akan bernilai 0 dan Q' akan bernilai 1. Jika J dan K keduanya 1-1, maka keadaan output Q dan Q' akan berubah bergantung pada keadaan sebelumnya (toggle).

5. Video Simulasi [Kembali]

6. Analisa [Kembali]

Soal Analisa Percobaan 1:

1. Analisa yang terjadi saat Input B3 dan B2 di hubungkan ke Clock dan K berlogika 1 serta gambarkan Timing Diagramnya!

jadi disini untuk kondisi B3 dan B2 dihubungkan dengan ke clock, dengan melihat rangkaianya dimana B3 adalah clock sebenarnya dan B2 adalah input J. karena J adalah active high sedangkan CLK adalah active low jadi jika keduanya dihubungkan dengan 1 clock yang sama maka salah satu dari J atau CLK tidak akan aktif maka derngan kondisi ini output yang didapatkan adalah Q akan selalu berlogika 0 dan Q' akan selalu berlogika 1.

dengan kondisi ini apabila Set nya yang aktif maka output Q adalah 1 dan Q' berlogika 0, begitu juga sebaliknya.

2. Analisa Apa yang terjadi Saat B5 dan B6 di hubungkan ke Clock dan Gambarkan Timing Diagramnya!

jawab:

pertama - tama untuk rangkaian ini CLK bersifat active high, untuk input D akan mempengaruhi nilai Q karena D=Q, jadai saat D berlogika 1 output Q = 1 begitu juga sebaliknya, disini jika D dan CLK dihubungkan dengan clock yang sama maka tidak akan ada perubahan pada output Q akan selalu 1 dan Q' akan selalu 0, jadi disini menggunakan clock 1Hz untuk D dan clock 2Hz untuk CLK  sehingga flip flop masuk keadaan toggle

7. Link Download [Kembali]

Download video percobaan klik

Download rangkaian percobaan 1 kondisi 8 klik

Download datasheet Logicprobe  klik

Download datasheet IC 74S112 klik

Download datasheet IC 7474 klik

Download HTML klik

[Menuju Awal]